新颖的架构可以减少数字技术中噪声引起的抖动

现代电子设备的功效和效率通常取决于它们的信号噪声和抖动。抖动是高频数字信号中信号波形的波动或偏差。有许多传统方法可以减轻抖动并提高设备的性能特征。一种常见的方法是使用过采样锁相环 (OSPPL)。OSPLL 可以扩展环路带宽并改善抖动性能。

现在，虽然它们具有许多优势，但使用传统的 OSPLL 会导致噪声峰值区域的高抖动，因为峰值区域具有较小的梯度。传统 32 kHz 信号的缓慢参考斜率会引入较大的抖动，并导致较大的归因时间误差。迄今为止，这一缺点阻碍了 OSPLL 的更广泛使用。现在，东京工业大学 (Tokyo Tech) 的一组科学家展示了如何通过使用不均匀的 OSPLL 来避免这种情况。领导研究团队的 Kenichi Okada 教授进一步解释了这一发展：“我们新颖的过采样架构使用 32 kHz 参考提供了一个低抖动的 2.4 GHz 小数 N PLL。传统 PLL 的环路带宽理论上限制为1/10的参考频率，由加德纳的稳定性理论。这种窄环路带宽会导致抖动恶化。我们的非均匀过采样 PLL 可以将环路带宽提高 60 倍，并且可以有效抑制抖动。”

新构思的器件架构允许进行自适应环路增益校准。通过为每个采样点自动执行环路增益校准，可以将抖动降至最低。“我们设备的性能以其 200 kHz 环路带宽和 4.95 ps 抖动着称。在这些参数下，该器件仅消耗 3.8 mW 的功率。此外，它可以与 CMOS 技术集成，使其成为不断发展的电子行业的一个特别有吸引力的前景。 . 由于减少了抖动和更高更清晰的信号，这种范式转换架构也比传统的 OSPLL 更经济、更节能。

我们迫不及待地想看看这些设备的存储内容，以及它们将如何影响下一代 CMOS 传感器、功率设备以及将从更节能的 PLL 中受益的大量其他应用。